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当 AI 算力芯片的功耗突破千瓦、HBM 堆叠层数一路向上，传统先进封装的"黄金标准"ABF 载板，正越来越像一个被卡住的瓶颈——成本高、翘曲难控、大尺寸良率受限。就在这时，一种叫 CoWoP（Chip on Wafer on PCB） 的封装思路被推到台前：它做的不是"加法"，而是"减法"——把芯片与硅中介层，直接贴到高阶 PCB 上，省掉中间的封装基板。
对从事电路板行业的我们来说，这不仅是封装路线的更迭，更是 PCB 从"被动连接"走向"系统核心"的一次身份跃迁。本文把 CoWoP 的来龙去脉、技术门槛，以及它对 PCB 产业意味着什么，一次讲清楚。
要理解 CoWoP，得先看清它的"前身"——CoWoS（Chip on Wafer on Substrate），由台积电主导的 2.5D 先进封装。它的信号链路是：
Die（逻辑芯片 + HBM）→ 硅中介层（Interposer，含 TSV）→ ABF 有机封装基板（Substrate）→ BGA 焊球 → 系统 PCB
这条链路成熟、可靠，撑起了多款旗舰 AI 芯片。但它的"代价"在于：那块 ABF 基板不仅贵，还带来了额外的寄生电阻/电容、更长的信号路径、更厚的热堆栈，以及大尺寸下的翘曲风险。
CoWoP 的核心动作，就是把"ABF 基板 + BGA"这一整层拿掉。 它先把裸芯片通过微凸点倒装到硅中介层上，完成高密度互连；然后把"芯片+硅中介层"组件，用 PCB 的类载板（mSAP/SLP）制程，直接键合到高阶系统主板上。
于是链路变成了：
Die → 硅中介层 → 直接 mSAP/HDI 贴装到 PCB（封装基板功能被 PCB 接管）
一句话总结：CoWoP = CoWoS − 封装基板。 PCB 不再是"最后一段连接"，而是同时承担"封装基板"与"系统互连"双重角色，在板上直接形成精细重分布层（RDL），保证信号完整性与功率分配。
维度 | CoWoS（Chip on Wafer on Substrate） | CoWoP（Chip on Wafer on PCB） |
核心架构 | Die → 硅中介层 → ABF 基板 → BGA → PCB | Die → 硅中介层 → 直接 mSAP/HDI 贴装到 PCB |
基板类型 | ABF/BT 有机载板 | 高精度类载板（SLP / Ultra-HDI PCB） |
线宽/线距 | 成熟；中介层 L/S 可达 5–15µm | 要求 15–20µm，全面量产需<10µm |
核心优势 | 技术成熟、良率高、带宽最大 | 结构最简、信号路径最短、理论成本最低 |
主要挑战 | 基板成本高、大尺寸翘曲、产能瓶颈 | PCB 精度门槛极高、翘曲/热机械可靠性、良率风险 |
量产状态 | 已大规模量产 | 验证推进中，计划随下一代 GPU 逐步导入 |
需要说明：CoWoP 并非要"立刻取代"CoWoS。业界普遍认为，CoWoS、CoPoS（面板级中介层）、CoWoP（直接上 PCB）将长期共存，分别对应不同定位的产品——CoWoS 攻极致性能，CoPoS 走面板级降本，CoWoP 则把集成推向 PCB 端。没有谁能通吃所有场景。
为什么行业对"减去一块板"如此兴奋？因为它同时撬动了四个维度：
1. 成本大幅下降。 移除昂贵的 ABF 基板和部分 BGA 环节后，多家机构测算 CoWoP 理论可降低封装成本 40%–50%。在每一代 GPU 基板成本都水涨船高的当下，这是极具诱惑的数字。
2. 信号路径最短，SI/PI 更优。 少了一层基板与焊球，寄生电阻/电容显著降低，数据延迟改善、电源完整性（PI）提升，NVLink 等高速互连的覆盖范围也更大。对 224Gbps+ SerDes 这类高带宽场景，路径越短越有利。
3. 热管理更直接。 去掉基板厚材料和封装盖（lidless），热堆栈更薄、热阻更小，散热路径更短，也更容易控温、减少板级翘曲（warpage）。
4. 借力成熟面板产能。 用大尺寸 PCB 产线替代小尺寸载板产线，材料利用率高、扩产快、交付周期短，能更快承接 AI 带来的海量需求。
"减法"听起来轻盈，但对 PCB 制造端的考验却是实打实的"加法"。要把原本由 ABF 基板承担的功能接过来，PCB 必须升级：
① 线宽/线距的精度跃升。 CoWoP 要求 PCB 达到约 15–20µm 的线宽/线距，全面量产门槛甚至推向 <10µm；而当前主流类载板（SLP）普遍还在 20–35µm 水平。这中间的差距，需要 mSAP/SAP 工艺去填补。
② mSAP/SLP 类载板工艺。 在板上形成精细 RDL，是 CoWoP 的关键使能技术。mSAP（改良半加成法）能在更细线距下保持良率，是目前最被看好的 PCB 实现路径；但把它从手机 SLP 的小板，扩展到承载大电流的大型 GPU 主板，仍是工艺与运营的双重挑战。
③ 翘曲与 CTE 匹配。 硅中介层、裸 die 与 PCB 三者的热膨胀系数（CTE）必须协同；面板级大面积下的翘曲控制，直接关系互连可靠性与长期寿命。低 CTE 材料、对称叠层设计、精准涨缩补偿，都是必答题。
④ 大电流与高电压承载。 高性能 GPU 的主板要同时满足精细布线和高载流/高电压，二者天然矛盾。如何在"基板级精度"与"主板级电流"之间取得平衡，是阻止 PCB 完全替代载板的主要壁垒之一。
站在一块电路板的视角，CoWoP 带来的不是一句"利好"那么简单，而是价值链的重新分配：
· ABF 载板的附加值被削弱。 复杂、精细节距的路由从基板转移到 RDL 层与高阶 PCB 层，载板厂商的传统护城河被部分填平。
· 单 GPU 对应 PCB 价值量有望大幅跃升。 当 PCB 同时承接封装与互连，其层数、材料规格、加工难度同步抬升，单板价值随之走高。
· mSAP 产能成为更高门槛的赛道。 谁先具备稳定量产 fine-line 类载板的能力，谁就握住了下一轮 AI 硬件的入场券；高门槛也意味着未来竞争格局有望逐步收敛。
· 材料属性被重新定义。 低损耗（超低 Df）、低 CTE（Z 轴尺寸稳定）、超薄铜箔、高平整度，将成为 CoWoP 时代 PCB 材料的关键词。
需要清醒的是：CoWoP 仍处验证早期，距离大规模量产还有工艺、良率与生态协同的硬仗要打。它是趋势，但不是"明天就取代一切"的银弹。
作为长期深耕高阶多层、高速 PCB 的制造方，我们对 CoWoP 这类"PCB 平台化"趋势的关注，不是停留在概念，而是落在工艺能力的每一步积累上：
· 细线距与多层互连：我们在 mSAP/类载板方向持续投入，理解从 SLP 到 Ultra-HDI 的精度跃迁对设备、药水、对位系统的系统性要求；
· 材料适配：针对低损耗、低 CTE 的高频高速材料体系，我们建立了从选型、仿真到可靠性验证的闭环，这与 CoWoP 对材料"新属性"的要求高度吻合；
· 翘曲与可靠性：大尺寸、高层数下的翘曲控制与热机械匹配，是我们量产体系里反复打磨的基本功；
· 客户协同：封装与板级的边界正在模糊，我们更愿意在研发早期就与客户、材料方一起定义规格，而不是被动接单。
CoWoP 让我们相信：下一阶段 AI 算力的竞争，正在从"芯片计算"转向"互连与系统平台"。电路板，正从配角走向舞台中央。
Q1：CoWoP 什么时候能量产？
目前处于验证推进阶段。公开信息显示，相关测试从 2025 年下半年启动，2026 年有多个关键验证窗口，计划随下一代 GPU 平台逐步、机会性地导入，而非一次性全面替换。
Q2：CoWoP 会取代 CoWoS 吗？
短期不会。CoWoS 成熟、良率高，仍是未来数年主流；CoWoP 更可能在中低阶 SKU 或未来平台逐步渗透，与 CoWoS、CoPoS 长期共存。
Q3：CoWoP 对 PCB 工艺的核心要求是什么？
高精度 mSAP/SLP 类载板工艺、15–20µm 乃至<10µm 的线宽线距、低 CTE/低损耗材料体系，以及大尺寸翘曲与热机械可靠性控制。
Q4：CoWoP 与 CoPoS 有什么区别？
CoPoS 用面板级 RDL（重布线层）替代硅中介层、仍保留基板；CoWoP 则更激进，直接去掉基板、把组件贴到 PCB 上。一个在"面板化"上做文章，一个在"去掉基板"上做文章。
CoWoP 的本质，是一场"减法"——减去载板，把互连与封装还权给 PCB。它不一定明天就颠覆一切，却清晰地指向一个方向：先进封装正从"晶圆级"走向"面板级"、从"有基板"走向"无/少基板"，而高阶 PCB 与玻璃基板，正从产业链边缘走向中央。
对每一家电路板企业而言，这既是挑战，也是历史性机遇。谁能率先突破精度、翘曲与供应链瓶颈，谁就将在下一代 AI 基础设施竞争中占据制高点。