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高速电路电源完整性设计面临的挑战
2022-01-04
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目前高速电路电源完整性面临着低电压供电的芯片集成度越来越高,PCB设计向高速高密度发展,PDN去耦电容优化难度增加,大电流下的电热协同分析等各种挑战。为了能够保证系统的稳定运行,为芯片提供稳定的电源和电流,提高电源质量,降低系统的总体电源阻抗,提高产品的可靠性和稳定性。集成电路沿摩尔定律发展的趋势为当代电子系统的电源分配网络(PDN)设计与电源完整性(PI)分析提出了日益严峻的挑战:

1.低电压供电的芯片集成度越来越高
电压越低,每个器件引脚上需要的电流就越大,就会导致直流压降越大,电压越低,控制压降的要求就越严,典型的电压要求通常为±5%,这就意味着允许的直流压降更小。器件集成度越高,集成电路周围的走线就会越密,从而导致电源网络中的电流密度更高,直流压降也更大。

2.PCB设计向高速高密度发展
目前,PCB线路板上的空间越来越小,信号走线越来越密,没有多少地方可实现宽敞的电源平面。这样的结果是,电源平面和地平面都会被其他网络过孔周围的反焊盘所穿透。由于层面有很多孔洞,显然可供电流流动的路径就会变得更细,因此,电源平面的电阻就会变得更大,导致直流压降也更大。

3.PDN去耦电容优化难度增加
在高速PCB设计中,去耦电容起着重要的作用,它的放置位置也很重要。这是因为在电源向负载短时间供电中,电容中的存储电荷可防止电压下降,如电容放置位置不恰当可使线阻抗过大,影响供电。同时电容在器件的高速切换时可滤除高频噪声。我们在高速PCB设计中,一般在电源的输出端和芯片的电源输入端各加一个去耦电容,其中靠近电源端的电容值一般较大(如10μF),这是因为PCB中我们一般用的是直流电源,为了滤除电源噪声电容的谐振频率可以相对较低,同时大电容可以确保电源输出的稳定性。对于芯片接电源的引脚处所加的去耦电容来说,其电容值一般较小(如0.1μF),这是因为在高速芯片中,噪声频率一般都比较高,这就要求所加去耦电容的谐振频率要高,即去耦电容的容值要小。

电源的PDN系统要求每个系统元件都能得到正常工作电压,那么就要对电源进行阻抗控制。只要电源阻抗控制在目标阻抗以下,那么电压传输就会有一个良好的性能保障。而实际设计中,PDN上连接了种类数量众多的各种去耦电容器,它们是PDN最重要的组成部分,几乎就决定了PDN的质量。PDN能有效地抑制噪声到底需要多少个电容?这些电容放置在哪?怎么安装?如何在保证电源良好的性能基础上,通过删减电容来减轻PCB布局的紧张,进而还能节约设计成本是电源完整性分析的一大挑战。

4.大电流下的电热协同分析
随着芯片的集成度越来越高,芯片电源的供电电流越来越大,无源链路上产生的功率损耗也越来越大。此部分的损耗会以热的方式呈现出来,从而导致热设计风险,同时无源链路也会受到温度的影响,所以大电流下的电热协同分析就显得特别重要。

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